Question

I can find several v2k full grammars with google -- but either I am losing my mind or they are all broken in the same way with regard to port declarations. Example input:

module foo ( 
    input x, 
     output [2:0] y);
endmodule;

I can t find a grammar which will parse that syntax, but they will accept things like this as a port in the list_of_port:

         { name[3:0], name2[2:0]} 
.. or ..   .name( othername )

也就是说，我希望在模块实例化端口绑定的语法中看到的东西是为模块端口声明提供的。

示例

http://www.externsoft.ch/download/verilog.html#module_declaration

http://www.syncad.com/VeriLogger_bnf_Syntax_Verilog_2001.htm#list_of_ports

我想我可以查看icarus源代码，或者Perl:：Verilog。不过，我希望能得到一个确认，即上面的语法已经被破坏了——或者，如果没有，有人能指出我遗漏了什么吗。一个正确语法的来源将是伟大的。。。

Answer 1

您的第一个代码块使用在IEEE 1364-2001（第12.3.3节）和所有更高版本中有效的list_of_port_declarations语法。第一个链接的语法不完整，第二个链接看起来包含此构造

您的第二个代码块绝对有效。在模块定义中看起来像实例端口的语法是显式端口构造。不经常使用，当您希望在外部呈现与在内部使用的信号接口不同的信号接口时，会使用这些接口。以下是几个例子：

module mod1(portA);
input portA; //Implicit port named portA connected to implicit wire portA
endmodule

这里，portA是隐式的，并继承输入声明中的属性，因为它共享相同的标识符portA。

module mod2(.expA(sigA));
wire sigA;
endmodule

module top;
wire sigB;
mod2 modInst(.expA(sigB));
endmodule

在这个例子中，我们为mod2模块使用了一个显式端口。内部expA连接到sigA，但正如您在实例modInst中看到的，我们使用外部名称来命名连接。

module mod3 (.expA({sigC,sigD}), sigF, .expB(sigG[1],sigB[3:0]));
output reg [3:0] sigC, sigD;
input wire [1:0] sigG;
input wire [7:0] sigB;
output wire sigF;
endmodule

这也是有效的。端口expA采用sigC和sigD串联的宽度。与端口expB相同。

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