Question

我有一个时钟输入到扇形外缓冲中, 它将LVDS 输入驱动到 PLL 输入的底边缘。有两个插针 - < code> AJ19 (活动高) 和一个补充的 < code> AK19 < /code> pin( 活动低) 。我只对 < code> AJ19 感兴趣, 所以我的顶层模块看起来是这样 :

module top(clk, ...);
...
endmodule

以下是我对 clk 的标注:

set_instance_assignment -name IO_STANDARD LVDS -to clk
set_location_assignment PIN_AJ19 -to clk
set_location_assignment PIN_AK19 -to "clk(n)"

目前为止还不错,但Fitter正在发出一个非常令人烦恼的警告,使我发疯:

Warning (15714): Some pins have incomplete I/O assignments. Refer to the I/O Assignment Warnings report for details
Warning (176674): Following 1 pins are differential I/O pins but do not have their complement pins. Hence, the Fitter automatically created the complement pins.
    Warning (176118): Pin "clk" is a differential I/O pin but does not have its complement pin. Hence, fitter automatically created the complement pin "clk(n)"

Altera s 知识库建议将时钟实际定义为一对( 即 < code> put wire [ 1: 0] clk ), 以删除警告。这没有多大帮助, 因为当您收到另一个警告, 表示输入针不会驱动任何逻辑。

我试图使用 // orgea message_ off 176118 来禁用此警告。这导致错误, 因为“ 176118” 不是有效的邮件 ID 。

关于如何解决这一问题,有什么建议吗?

Answer 1

See Altera "Designing with Low-Level Primitives User Guide" for primitive details and templates http://www.altera.co.uk/literature/ug/ug_low_level.pdf

折叠顶层块的示例 :

module top_wrap (
    ...
    input wire refclk,  input wire refclk_n,
  );

    // differential input buffers
  wire int_refclk;
  ALT_INBUF_DIFF inbuf_refclk (
    .i (refclk),
    .ibar (refclk_n),
    .o(int_refclk),
  );

  top wrapped (
      .refclk( int_refclk),
      ...
  )
endmodule

Answer 2

要摆脱这两个信号, 您需要创建两个信号, 然后把它们带入一个 LVDS 缓冲组件( 我不记得 Altera 称这个组件从我头顶上掉下来了), 其输出将驱动一个“ 正常” 的内部信号, 然后您可以随心所欲使用。

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